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靜電放電（ESD）測試原理和方案解決
日期：2024-10-18 15:19
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摘要： 靜電放電(ESD: Electrostatic Discharge)，應該是造成所有電子元器件或集成電路系統(tǒng)造成過度電應力(EOS: Electrical Over Stress)破壞的主要元兇。因為靜電通常瞬間電壓非常高(>幾千伏)，所以這種損傷是毀滅性和長久性的，會造成電路直接燒毀。所以預防靜電損傷是所有IC設計和制造的頭號難題。
靜電，通常都是人為產(chǎn)生的，如生產(chǎn)、組裝、測試、存放、搬運等過程中都有可能使得靜電累積在人體、儀器或設備中，甚至元器件本身也會累積靜電，當人們在不知情的情況下使這些帶電的物體接觸就會形成放電路徑，瞬間使得電子...
靜電放電(ESD: Electrostatic Discharge)，應該是造成所有電子元器件或集成電路系統(tǒng)造成過度電應力(EOS: Electrical Over Stress)破壞的主要元兇。因為靜電通常瞬間電壓非常高(>幾千伏)，所以這種損傷是毀滅性和長久性的，會造成電路直接燒毀。所以預防靜電損傷是所有IC設計和制造的頭號難題。
靜電，通常都是人為產(chǎn)生的，如生產(chǎn)、組裝、測試、存放、搬運等過程中都有可能使得靜電累積在人體、儀器或設備中，甚至元器件本身也會累積靜電，當人們在不知情的情況下使這些帶電的物體接觸就會形成放電路徑，瞬間使得電子元件或系統(tǒng)遭到靜電放電的損壞(這就是為什么以前修電腦都必須要配戴靜電環(huán)托在工作桌上，防止人體的靜電損傷芯片)，如同云層中儲存的電荷瞬間擊穿云層產(chǎn)生劇烈的閃電，會把大地劈開一樣，而且通常都是在雨天來臨之際，因為空氣濕度大易形成導電通到。
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那么，如何防止靜電放電損傷呢？首先當然改變壞境從源頭減少靜電(比如減少摩擦、少穿羊毛類毛衣、控制空氣溫濕度等)，當然這不是我們今天討論的重點。我們今天要討論的是如何在電路里面設計保護電路，當外界有靜電的時候我們的電子元器件或系統(tǒng)能夠自我保護避免被靜電損壞(其實就是安裝一個避雷針)。這也是很多IC設計和制造業(yè)者的頭號難題，很多公司有專門設計ESD的團隊，今天我就和大家從*基本的理論講起逐步講解ESD保護的原理及注意點， 你會發(fā)現(xiàn)前面講的PN結(jié)/二極管、三極管、MOS管、全都用上了……
以前的專題講解PN結(jié)二極管理論的時候，就講過二極管有一個特性：正向?qū)ǚ聪蚪刂?不記得就去翻前面的課程)，而且反偏電壓繼續(xù)增加會發(fā)生雪崩擊穿(Avalanche Breakdown)而導通，我們稱之為鉗位二極管(Clamp)。這正是我們設計靜電保護所需要的理論基礎，我們就是利用這個反向截止特性讓這個旁路在正常工作時處于斷開狀態(tài)，而外界有靜電的時候這個旁路二極管發(fā)生雪崩擊穿而形成旁路通路保護了內(nèi)部電路或者柵極(是不是類似家里水槽有個溢水口，防止水龍頭忘關了導致整個衛(wèi)生間水災)。
那么問題來了，這個擊穿了這個保護電路是不是就徹底死了？難道是一次性的？答案當然不是。PN結(jié)的擊穿分兩種，分別是電擊穿和熱擊穿，電擊穿指的是雪崩擊穿(低濃度)和齊納擊穿(高濃度)，而這個電擊穿主要是載流子碰撞電離產(chǎn)生新的電子-空穴對(electron-hole)，所以它是可恢復的。但是熱擊穿是不可恢復的，因為熱量聚集導致硅(Si)被熔融燒毀了。所以我們需要控制在導通的瞬間控制電流，一般會在保護二極管再串聯(lián)一個高電阻，另外，大家是不是可以舉一反三理解為什么ESD的區(qū)域是不能form Silicide的？還有給大家一個理論，ESD通常都是在芯片輸入端的Pad旁邊，不能在芯片里面，因為我們總是希望外界的靜電需要**時間泄放掉吧， 放在里面會有延遲的(關注我前面解剖的那個芯片PAD旁邊都有二極管。甚至有放兩級ESD的，達到雙重保護的目的。
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在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據(jù)靜電的產(chǎn)生方式以及對電路的損傷模式不同通常分為四種測試方式： 人體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感應模式(FIM: Field-Induced Model)，但是業(yè)界通常使用前兩種模式來測試(HBM, MM)。
人體放電模式(HBM）
當然就是人體摩擦產(chǎn)生了電荷突然碰到芯片釋放的電荷導致芯片燒毀擊穿，秋天和別人觸碰經(jīng)常觸電就是這個原因。業(yè)界對HBM的ESD標準也有跡可循(MIL- STD-883C method 3015.7，等效人體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業(yè)標準(EIA/JESD22-A114-A)也有規(guī)定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它規(guī)定小于<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。
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機器放電模式(MM)
當然就是機器(如robot)移動產(chǎn)生的靜電觸碰芯片時由pin腳釋放，次標準為EIAJ-IC-121 method 20(或者標準EIA/JESD22-A115-A)，等效機器電阻為0 (因為金屬)，電容依舊為100pF。由于機器是金屬且電阻為0，所以放電時間很短，幾乎是ms或者us之間。但是更重要的問題是，由于等效電阻為0，所以電流很大，所以即使是200V的MM放電也比2kV的HBM放電的危害大。而且機器本身由于有很多導線互相會產(chǎn)生耦合作用，所以電流會隨時間變化而干擾變化。
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ESD的測試方法類似FAB里面的GOI測試，指定pin之后先給他一個ESD電壓，持續(xù)一段時間后，然后再回來測試電性看看是否損壞，沒問題再去加一個step的ESD電壓再持續(xù)一段時間，再測電性，如此反復直至擊穿，此時的擊穿電壓為ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次電壓(3 zaps)，為了降低測試周期，通常起始電壓用標準電壓的70% ESD threshold，每個step可以根據(jù)需要自己調(diào)整50V或者100V。
(1)Stress number = 3 Zaps. (5 Zaps, the worst case)
(2)Stress step
ΔVESD = 50V(100V) for VZAP <=1000V
ΔVESD = 100V(250V, 500V) for VZAP > 1000V
(3)Starting VZAP = 70% of averaged ESD failure threshold (VESD)
另外，因為每個chip的pin腳很多，你是一個個pin測試還是組合pin測試，所以會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端)、Analog-pin。
1. I/O pins
就是分別對input-pin和output-pin做ESD測試，而且電荷有正負之分，所以有四種組合：input+正電荷、input+負電荷、output+正電荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之亦然。
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2.pin-to-pin測試
靜電放電發(fā)生在pin-to-pin之間形成回路，但是如果要每每兩個腳測試組合太多，因為任何的I/O給電壓之后如果要對整個電路產(chǎn)生影響一定是先經(jīng)過VDD/Vss才能對整個電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時浮接(Floating)。
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3.Vdd-Vss之間靜電放電
靜電放電發(fā)生在pin-to-pin之間形成回路，但是如果要每每兩個腳測試組合太多，因為任何的I/O給電壓之后如果要對整個電路產(chǎn)生影響一定是先經(jīng)過VDD/Vss才能對整個電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時浮接(Floating)。
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4.Analog-pin放電測試
因為模擬電路很多差分比對(Differential Pair)或者運算放大器(OP AMP)都是有兩個輸入端的，防止一個損壞導致差分比對或運算失效，所以需要單獨做ESD測試，當然就是只針對這兩個pin，其他pin全部浮接(floating)。
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靜電，通常都是人為產(chǎn)生的，如生產(chǎn)、組裝、測試、存放、搬運等過程中都有可能使得靜電累積在人體、儀器或設備中，甚至元器件本身也會累積靜電，當人們在不知情的情況下使這些帶電的物體接觸就會形成放電路徑，瞬間使得電子元件或系統(tǒng)遭到靜電放電的損壞(這就是為什么以前修電腦都必須要配戴靜電環(huán)托在工作桌上，防止人體的靜電損傷芯片)，如同云層中儲存的電荷瞬間擊穿云層產(chǎn)生劇烈的閃電，會把大地劈開一樣，而且通常都是在雨天來臨之際，因為空氣濕度大易形成導電通到。
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那么，如何防止靜電放電損傷呢？首先當然改變壞境從源頭減少靜電(比如減少摩擦、少穿羊毛類毛衣、控制空氣溫濕度等)，當然這不是我們今天討論的重點。我們今天要討論的是如何在電路里面設計保護電路，當外界有靜電的時候我們的電子元器件或系統(tǒng)能夠自我保護避免被靜電損壞(其實就是安裝一個避雷針)。這也是很多IC設計和制造業(yè)者的頭號難題，很多公司有專門設計ESD的團隊，今天我就和大家從*基本的理論講起逐步講解ESD保護的原理及注意點， 你會發(fā)現(xiàn)前面講的PN結(jié)/二極管、三極管、MOS管、全都用上了……
以前的專題講解PN結(jié)二極管理論的時候，就講過二極管有一個特性：正向?qū)ǚ聪蚪刂?不記得就去翻前面的課程)，而且反偏電壓繼續(xù)增加會發(fā)生雪崩擊穿(Avalanche Breakdown)而導通，我們稱之為鉗位二極管(Clamp)。這正是我們設計靜電保護所需要的理論基礎，我們就是利用這個反向截止特性讓這個旁路在正常工作時處于斷開狀態(tài)，而外界有靜電的時候這個旁路二極管發(fā)生雪崩擊穿而形成旁路通路保護了內(nèi)部電路或者柵極(是不是類似家里水槽有個溢水口，防止水龍頭忘關了導致整個衛(wèi)生間水災)。
那么問題來了，這個擊穿了這個保護電路是不是就徹底死了？難道是一次性的？答案當然不是。PN結(jié)的擊穿分兩種，分別是電擊穿和熱擊穿，電擊穿指的是雪崩擊穿(低濃度)和齊納擊穿(高濃度)，而這個電擊穿主要是載流子碰撞電離產(chǎn)生新的電子-空穴對(electron-hole)，所以它是可恢復的。但是熱擊穿是不可恢復的，因為熱量聚集導致硅(Si)被熔融燒毀了。所以我們需要控制在導通的瞬間控制電流，一般會在保護二極管再串聯(lián)一個高電阻，另外，大家是不是可以舉一反三理解為什么ESD的區(qū)域是不能form Silicide的？還有給大家一個理論，ESD通常都是在芯片輸入端的Pad旁邊，不能在芯片里面，因為我們總是希望外界的靜電需要**時間泄放掉吧， 放在里面會有延遲的(關注我前面解剖的那個芯片PAD旁邊都有二極管。甚至有放兩級ESD的，達到雙重保護的目的。
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在講ESD的原理和Process之前，我們先講下ESD的標準以及測試方法，根據(jù)靜電的產(chǎn)生方式以及對電路的損傷模式不同通常分為四種測試方式： 人體放電模式(HBM: Human-Body Model)、機器放電模式(Machine Model)、元件充電模式(CDM: Charge-Device Model)、電場感應模式(FIM: Field-Induced Model)，但是業(yè)界通常使用前兩種模式來測試(HBM, MM)。
人體放電模式(HBM）
當然就是人體摩擦產(chǎn)生了電荷突然碰到芯片釋放的電荷導致芯片燒毀擊穿，秋天和別人觸碰經(jīng)常觸電就是這個原因。業(yè)界對HBM的ESD標準也有跡可循(MIL- STD-883C method 3015.7，等效人體電容為100pF，等效人體電阻為1.5Kohm)，或者國際電子工業(yè)標準(EIA/JESD22-A114-A)也有規(guī)定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它規(guī)定小于<2kV的則為Class-1，在2kV~4kV的為class-2，4kV~16kV的為class-3。
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機器放電模式(MM)
當然就是機器(如robot)移動產(chǎn)生的靜電觸碰芯片時由pin腳釋放，次標準為EIAJ-IC-121 method 20(或者標準EIA/JESD22-A115-A)，等效機器電阻為0 (因為金屬)，電容依舊為100pF。由于機器是金屬且電阻為0，所以放電時間很短，幾乎是ms或者us之間。但是更重要的問題是，由于等效電阻為0，所以電流很大，所以即使是200V的MM放電也比2kV的HBM放電的危害大。而且機器本身由于有很多導線互相會產(chǎn)生耦合作用，所以電流會隨時間變化而干擾變化。
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ESD的測試方法類似FAB里面的GOI測試，指定pin之后先給他一個ESD電壓，持續(xù)一段時間后，然后再回來測試電性看看是否損壞，沒問題再去加一個step的ESD電壓再持續(xù)一段時間，再測電性，如此反復直至擊穿，此時的擊穿電壓為ESD擊穿的臨界電壓(ESD failure threshold Voltage)。通常我們都是給電路打三次電壓(3 zaps)，為了降低測試周期，通常起始電壓用標準電壓的70% ESD threshold，每個step可以根據(jù)需要自己調(diào)整50V或者100V。
(1)Stress number = 3 Zaps. (5 Zaps, the worst case)
(2)Stress step
ΔVESD = 50V(100V) for VZAP <=1000V
ΔVESD = 100V(250V, 500V) for VZAP > 1000V
(3)Starting VZAP = 70% of averaged ESD failure threshold (VESD)
另外，因為每個chip的pin腳很多，你是一個個pin測試還是組合pin測試，所以會分為幾種組合：I/O-pin測試(Input and Output pins)、pin-to-pin測試、Vdd-Vss測試(輸入端到輸出端)、Analog-pin。
1. I/O pins
就是分別對input-pin和output-pin做ESD測試，而且電荷有正負之分，所以有四種組合：input+正電荷、input+負電荷、output+正電荷、output+負電荷。測試input時候，則output和其他pin全部浮接(floating)，反之亦然。
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2.pin-to-pin測試
靜電放電發(fā)生在pin-to-pin之間形成回路，但是如果要每每兩個腳測試組合太多，因為任何的I/O給電壓之后如果要對整個電路產(chǎn)生影響一定是先經(jīng)過VDD/Vss才能對整個電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時浮接(Floating)。
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3.Vdd-Vss之間靜電放電
靜電放電發(fā)生在pin-to-pin之間形成回路，但是如果要每每兩個腳測試組合太多，因為任何的I/O給電壓之后如果要對整個電路產(chǎn)生影響一定是先經(jīng)過VDD/Vss才能對整個電路供電，所以改良版則用某一I/O-pin加正或負的ESD電壓，其他所有I/O一起接地，但是輸入和輸出同時浮接(Floating)。
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4.Analog-pin放電測試
因為模擬電路很多差分比對(Differential Pair)或者運算放大器(OP AMP)都是有兩個輸入端的，防止一個損壞導致差分比對或運算失效，所以需要單獨做ESD測試，當然就是只針對這兩個pin，其他pin全部浮接(floating)。
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